Eustoma 發問時間: 科學其他:科學 · 1 0 年前

什麼是”半導體”

什麼是"半導體"

2 個解答

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  • 1 0 年前

    Eg能隙小的物質,其價電子(最外層的電子)需在外加電場下或提高其周圍溫度下,才可能成為自由電子,因導電性較差,故稱之為半導體

    反之...

    其價電子在室溫下即有相當多的自由電子產生,導電性較佳,故稱之為導體

    參考資料: 電子學課本
  • 1 0 年前

    1 半導體製程概論

    半導體製程概論

    ���� 何謂半導體?

    ���� 一種導電能力介於導體與非導體間的材料

    ���� 元素有矽(Silicon)、鍺(Germanium) ,化合物主要

    有III-V 及II-VI compound.

    High-speed/frequency IC

    Light Emitted Diode

    Photo Detector

    Semiconductor Laser

    Flat Panel Displays

    IR detector

    GaAs

    GaP

    InP

    ZnSe

    ZnS

    CdTe

    Compound

    IC chips, MEMS Si Si

    Application Material Type

    2 半導體製程概論

    The Periodic Table

    3 半導體製程概論

    半導體製程概論

    ���� Why was silicon chosen as the predominant

    semiconductor material?

    – Abundance of silicon

    – Higher melting temperature for wider processing rang

    • Silicon’s melting temperature of 1412 °C is higher than that of

    germanium of 937 °C

    – Wider temperature range for operation

    • Device made from Silicon can function over a wider temperature

    range than germanium, which increases the application and reliability.

    – Natural growth of silicon dioxide

    • Serves as a good chemical and electrical barrier to protect silicon

    from external contamination and internal short-circuit

    4 半導體製程概論

    IC產品種類

    ���� Logic 產品– 執行邏輯運算的IC ,如CPU

    ���� Memory –藉由儲存/釋放電流形式,記憶數位資料,如

    ����揮發性記憶體(Volatile memory) as Dynamic random

    access memory (DRAM), Static random access memory

    (SRAM)

    ����非揮發性記憶體(Non-volatile memory) as Erasable

    programmable read only memory (EPROM, 可拭除程式

    唯讀記憶體)

    ����FLASH as Electric-erasable programmable read only

    memory with faster speed to update

    ���� ASIC (Application Specific IC) – 特殊功能應用,如Digital

    signal processing (DSP) chips

    5 半導體製程概論

    半導體晶片發展趨勢

    ���� Trends associated with improvements in microchip

    Technology:

    – Increase in chip performance

    – Increase in chip reliability

    – Reduction in chip cost

    6 半導體製程概論

    Technology Road Map

    300-400 300 300 200-300 200 200 Wafer size (mm)

    0.01 0.02 0.03 0.05 0.1 0.3 Cost/Transistor @ volume

    (millicents)

    40M 25M 13M 7M 4M 2M ASIC

    Transistors/cm2

    0.02 .05 0.1 0.2 0.5 1 Cost/Transistor @ volume

    (millicents)

    90M 50M 25M 13M 7M 4M Microprocessor

    Transistors/cm2

    0.0002 0.0005 0.001 0.003 0.007 0.017 Cost/bits @ volume

    (millicents)

    64G 16G 4G 1G 256M 64M DRAM

    Bits/chip

    0.07 0.10 0.13 0.18 0.25 0.35 Minimum feature size (µm)

    2008 2005 2002 2000 1998 1995

    Source: Semiconductor Industry Association

    7 半導體製程概論

    Moore’s Law for Microprocessors

    Transistors

    Millions of Instruction per second

    10K

    100K

    1M

    10M

    1975 1980 1985 1990 1995

    4040 8080

    8086 80286

    80386

    80486

    Pentium

    Pentium III

    1K

    2000

    .1

    1.0

    25

    500

    • “ The number of transistors on a chip would double

    roughly every year,” Gordon Moore, 1964.

    It was later modified in 1975 to predict doubling every 18 months.

    8 半導體製程概論

    Critical Dimension

    ���� Feature size – the physical

    dimension of a feature on a chip,

    or circuit geometry

    ���� Critical dimension (CD) –

    minimum feature size on a wafer

    2008 2005 2002 2000 1998 1995 1992 1988

    0.07 0.10 0.13 0.18 0.25 0.35 0.5 1.0 CD (µm)

    9 半導體製程概論

    半導體元件尺寸縮小之演進

    Source: Chang & Sze, ULSI Technology, 1996 McGraw Hill

    10 半導體製程概論

    電子元件價值及體積之演變

    Source: Chang & Sze, ULSI Technology, 1996 McGraw Hill

    11 半導體製程概論

    圖形尺寸與矽晶圓尺寸的演進

    Chip made with 0.35 µm

    technology

    with 0.25 µm

    technology

    with 0.18 µm

    technology

    Chip or

    die

    晶粒相對尺寸與製程技

    術的關係

    Evolution of Wafer Size

    50 mm 100 mm 125 mm 150 mm 200 mm 300 mm

    1965

    1975

    1981

    1987

    1992

    2000

    12 半導體製程概論

    半導體材料

    ����影響材料性質的原因(微觀)

    —原子的鍵結

    • 離子鍵(Ionic Bond)

    • 共價鍵(Covalent Bond)

    • 金屬鍵(Metallic Bond)

    • 其他(氫鍵、凡得瓦力)

    —原子的排列

    • 排列的方向及平面將影響晶體的性質

    13 半導體製程概論

    原子的鍵結(1)

    ���� 離子鍵

    • 由具有強電性的離子相吸引而生的鍵結,如NaCl、

    KCl、LiF

    • 特性-高熔點(因為鍵結強),通常透明於可見光

    ���� 共價鍵

    • 由具較弱電性的原子以分享原子外圍的電子方式,

    以使外層電子數達到穩定的數量與狀態

    • 幾乎遍及所有非金屬材料,如SiO2、Si3N4 ,和各

    種有機物等

    14 半導體製程概論

    原子的鍵結(2)

    ���� 金屬鍵

    • 由電子雲與離子(失去部分外圍電子的金屬原子)間靜電

    所形成的鍵結,如鹼金族、鹼土金族及過渡元素等金

    屬物質

    ���� 其他鍵結

    • 氫鍵–氫離子與其他具較強陰電性的離子間所形成的鍵

    結,如O2-和F-

    • 凡得瓦力(Van der Waal Force) –來自原子與原子間彼此

    不對稱的電子電荷分佈,以此種鍵進行鍵結的材料,

    其熔點通常很低(作用力薄弱),如鈍氣

    15 半導體製程概論

    半導體材料–原子的排列

    ���� 固態物體若以其原子的排列來區分可分為:

    – 晶體(Crystalline): 物質內元素的堆積具有特定的

    排列順序,可再分為:

    • 單晶態(Single crystal) -原子以重複模式排列

    • 多晶態(Polycrystalline)-原子排列有一些重複的模式,

    即表示其由多種結晶體所共構

    – 非晶體(Amorphous): 元素的堆積沒有特定的關

    16 半導體製程概論

    晶體的堆積-Bravis Lattice

    17 半導體製程概論

    單晶態結構多晶態結構非晶體結構

    Grain

    單晶態、多晶態、及非晶體結構[3]

    18 半導體製程概論

    結晶結構的缺陷(Defect)

    ���� 缺陷是指結晶結構中存在雜質,或排列上的缺失。依照

    尺寸大小可分為:

    • 點缺陷-來自外來雜質或自身原子排列的錯置或空缺

    • 線缺陷

    ���� 晶格延著一條線產生扭曲,所造成一維空間的錯

    置,即所謂的差排(Dislocation)

    ���� 通常因為晶格受到過度擠壓或拉伸所致。

    • 面缺陷-晶格產生二維空間的錯置

    • 體缺陷-晶格內產生三維空間的錯置;常因為材料在形

    成固態時有太多外來雜質介入或因受過度外力而產

    19 半導體製程概論

    缺陷種類及其示意

    點缺陷-晶格

    內缺陷

    一種線缺陷-Edge

    dislocation

    面缺陷-Grain

    boundary

    (a)替代性雜質(b)晶隙性雜

    質(c)空缺

    20 半導體製程概論

    半導體材料

    ���� 材料的電子性質

    依電性區分,可簡單分為導體、非導體及半導體

    ���� 所謂的導電性

    指物質原子外圍,自由電子的數量與活動情形而言

    21 半導體製程概論

    價帶Valence band, Ev

    能隙(Band gap), Eg

    Valence shells

    (價殼層)

    原子核

    (Nuclei )

    導帶(Conducting band), Ec

    ���� 電子能階的特性

    – 電子所能接受的能量為不連續式的

    – 能階的轉換需要有外來能量

    – 能階與能階間存在一能隙(Gap)

    電子的能階

    22 半導體製程概論

    不同材料的能階

    ���� Al(導體)、矽(半導體)與SiO2(非導體)電子能階的比較

    Eg = 1.1 eV

    Eg = 9 eV

    Aluminum

    2.7 µΩ•cm

    Silicon

    ~ 1010 µΩ•cm

    Silicon dioxide

    (二氧化矽)

    > 1020 mΩ•cm

    23 半導體製程概論

    半導體材料

    ���� 半導體– 一種電子能隙介於導體與非導體之物質

    半導體與絕緣體的能隙

    基本電性材料名稱能隙(eV)

    半導體Si 1.10

    Ge 0.68

    GaAs 1.40

    InP 1.25

    ZnSe 2.60

    絕緣體SiO2 9.00

    SiN4 5.00

    24 半導體製程概論

    半導體材料

    ���� 本徵半導體(Intrinsic)

    不含外來雜質的半導體, 如純矽

    ���� 非本徵半導體(Extrinsic)

    在本徵材質中加入替代性的雜質,以改變電性;可分為

    i. n-type – 加入的雜質可產生多餘的電子,如磷(P)

    ii. p-type – 加入的雜質可產生多餘的電洞,如硼(B)

    25 半導體製程概論

    半導體材料

    ���� n-type

    ���� p-type

    26 半導體製程概論

    材料的接合(Junction)

    ���� 研究不同的材料互相接觸後,其電性不同所衍生

    的現象;可分為:

    • 金屬與金屬接合

    • 金屬與半導體接合

    ����肖基勢壘(Schottky Barrier Contact) 

    ����歐姆式接觸(Ohmic Contact)

    • 半導體與半導體接合

    ����同質接合 

    ����異質接合

    27 半導體製程概論

    φ: 功函數, 讓電子脫離金屬原子的臨界能量

    EF:費米能量, 金屬價電子的能量

    W: 金屬內自由電子需擁有的能量

    ����(a), (b)分別為接觸前與接觸後, 費米能量與功函數的

    關係

    ����接觸時, A內的電子會流向B,直到兩者EF能量相等為

    止(平衡狀態), 因彼此功函數不同所產生的潛能差距

    (φB-φA), 稱為接觸電位(Contact potential)

    材料的接合–金屬與金屬的接合

    (a) (b)

    28 半導體製程概論

    金屬與半導體的接合–肖基勢壘

    ���� (a), (b)分別為金屬與n-tpye半

    導體接觸前與接觸後, 費米能

    量與功函數的關係

    ���� 接觸時,因φm>φS,n-type中

    的電子會流往金屬直到彼此

    費米能量相同(平衡狀態);

    ���� 穩態時,半導體表面與金屬

    接觸的部分,因為失去電子,

    使得在區域內的n-type半導體

    累積正電荷,所以該區能帶

    是向上翹起的,稱為缺乏區

    (Depletion region);

    ���� 電子流動時, 需具備高於此一

    勢壘的能量。

    29 半導體製程概論

    金屬與半導體的接合–歐姆式接觸

    ���� 接觸時,若φm<φS,金屬中的

    電子會流往n-type半導體,直

    到彼此費米能量相同(平衡狀

    態);

    ���� 穩態時,半導體表面與金屬

    接觸的部分,因為獲得電子,

    使得在區域內的n-type半導體

    累積負電荷,所以該區能帶

    是向下凹的,稱為累積區

    (Accumulation region);

    ���� 電子在金屬與半導體間的流

    動行為符合V=IR的歐姆定律

    30 半導體製程概論

    半導體與半導體的接合

    ���� 可分為

    i. 同質接合– 相同半導體的接合,如n-Si 與p-Si

    ii.異質接合–不同半導體的接合, 如InP 與GaAs

    ���� p型與n型半導體接合後,為降低介面的自由能(Free

    Energy),接近介面的n型半導體中的電子會擴散到p型中,

    而p型中的電洞也會擴散到n型,如下圖示;

    ���� 由n→p的電子稱順向電流JF ;由p→n的電洞稱逆向電流JR

    ���� 平衡時, JF=JR,此時介面的淨電流為0

    31 半導體製程概論

    n-type與p-type半導體的接合

    ����外加順向偏壓(正極接在p型矽)時

    ,使得n型矽的Femi-energy較p型

    矽高,順向電流JF變大, n型矽的

    電子與p型矽的電洞均,將往pn接

    合介面移動

    ����外加逆向偏壓(正極接在n型矽)時

    ,使得n型矽的Femi-energy較p型矽

    高,逆向電流JR變大, n型矽的電

    子與p型矽的電洞,均將遠離pn接

    合介面移動

    32 半導體製程概論

    崩潰現象

    ���� pn二極體在施加的電壓

    是順向時才有電流流過(右

    側)

    ����若施加的逆向偏壓太高,

    且過於一臨界值,二極體

    的逆向電流Jr將急劇上升,

    此一現象稱為崩潰

    (Breakdown) ,原因為電子

    獲致足夠的動能將價帶的

    電子激發到導帶所致VBD為發生崩潰現象時的

    逆向偏壓大小

    33 半導體製程概論

    半導體元件

    ���� 以半導體材料所製造出來的電子元件(Device) ,如

    i. 雙載子晶體(Bipolar)

    ii. 金屬氧化半導體(Metal Oxide Semiconductor,

    MOS)

    iii. 互補式金屬氧化半導體(Complementary MOS,

    CMOS)

    34 半導體製程概論

    元件–雙載子晶體(Bipolar)

    ���� 一種同時利用電子和電洞來傳導

    電流的電子元件

    • 優點: 速度快

    • 缺點: 耗費能量,造成散熱問

    • 用途:主要運用在類比系統上

    和電力元件

    • 已為MOS電晶體取代

    35 半導體製程概論

    “共基極組態”npn雙載子電晶體-Bipolar 放大器

    ���� 若對圖(a)的EB連接施以順向偏壓(Forward

    Bias),即射極被施以負電壓而基極為接地,且

    CB連接施以逆向偏壓(Reverse Bias),也就是集

    極被施以正電壓而基極為接地;

    ���� EB連接的順向偏壓將把射極與基極間的電位能

    (Potential Energy)降低,而CB連接的逆向偏壓

    將使集極與基極間的電位升高,所以此BJT將

    形成如圖(b)的能帶圖

    ���� 射極與基極間所降低的電位能(圖b)將導致電洞

    從基極射入(Inject)射極,而形成所謂的射極電流

    IE;且電子從n型的射極射入基極;

    ���� 因為電子在基極內屬於少數載子,若npn BJT

    的基極厚度不厚,一部份射入基極的電子將可

    藉擴散來通過基極而到達CB連接,這些到達

    CB連接的電子可以進一步藉著CB連接的逆向

    偏壓而到達集極,如此一來,一股從射極傳來

    的電子流,將經由偏壓的CB連接往集極流動,

    而形成集極電流IC

    ���� BJT裹的IE被放大成IC,而此時的IC與IE的比例

    便稱為“電流增益(Current Gain) ,圖(c)

    (b)

    B

    E C

    (a)

    (c)

    36 半導體製程概論

    “共射極組態”npn雙載子電晶體-Bipolar 開關

    ���� 當VBE大於某一個啟始電壓值之後,IC便開始迅速

    的增加;若VBE低於這個啟始電壓值,IC將趨於零;即

    IC大小可以由VBE來控制

    37 半導體製程概論

    元件–金屬氧化半導體(MOS)

    (n-Si)

    Vg

    (SiO2)

    (Poly Si)

    ���� 由金屬層(Metal),氧化層(Oxide),及半導體層

    (Semiconductor)三種不同厚度材料所堆疊而成的元件

    38 半導體製程概論

    MOS電容元件

    ����圖(a) 為以p-type矽底材的MOS在未經加電壓前的能帶。

    ���� 對MOS的金屬層施以負電壓即Vg<0,P型矽在介面的能

    帶將向上翹起,此時MOS元件將像一個平行板電容器,

    此時半導體位於SiO2介面處將會累積正電荷(即電洞) ,

    此情況稱為“累積模式”,圖(b) 。

    39 半導體製程概論

    MOS電容元件

    ����如果施以正電壓Vg>0,則p型矽的電洞將會

    往介面的反方向移動而將會留下一個缺乏電

    洞帶負電的“缺乏區”,且p型矽位於介面的

    能帶將因此往下彎曲,此情況稱為“缺乏模

    式” ,圖(c)。

    ����如果繼續施加電壓直到p型矽的本徵電位EI

    與費米能量EF相同(即EI = EF),圖(d) 。

    ����再繼續施加電壓使EI開始低於EF ( 即EI <

    EF) ,其意義代表其原來的P型矽將因為施加

    足夠大的正電壓而轉變為N型矽,此情形稱

    為“反轉”,圖(e) 。

    ����如再繼續施加電壓直到EF- EI= qФB,則稱

    此時的半導體處於“強反轉”。當所施加的電

    壓Vg大到足以讓MOS元件在強反轉模式時,

    則矽半導體接近介面的電性與其內部的電性

    將相反,圖(f) 。

    40 半導體製程概論

    MOS電晶體(MOS Transistor)

    ���� 除了MOS 電容器外,還包含兩個位於MOS 電容器兩旁,

    電性與矽底材相反之半導體區,稱為源極與(Source)汲極

    (Drain) 。可分為

    i. p-MOS –

    • n-Si substrate中加入p型源極與汲極

    • Used for digital logic devices in the 1960s

    • Replaced by n-MOS after the mid-1970s

    ii. n-MOS –

    • p-Si substrate中加入n型源極(source)與汲極(drain)

    • Used for digital logic devices in 1970s and 1980s

    • Replaced by CMOS after the 1980s

    41 半導體製程概論

    VG

    VD VS

    VG

    n+

    Source Drain p-Si

    n+

    VD VS

    Oxide “Metal” Gate

    Vsub

    典型的p-MOS與n-MOS電晶體的結構圖

    VG

    Source Drain n-Si

    p+

    VD VS

    Oxide

    “Metal” Gate

    Vsub

    p+

    VG

    VD VS

    p-MOS

    n-MOS

    42 半導體製程概論

    n-MOS電性(1)

    ����當施加一個正電壓於n-MOS電

    晶體的閘極(Vg>0),且使Vg大於

    起始電壓Vt,此時MOS電容將

    處於強反轉模式下,在半導體

    與氧化層的介面附近將形成電

    性為n的通道,使得由n型半導

    體所構成的源極與汲極之間的

    隔離消除,此時電流可以曾經

    由汲極經過n通道而流往源極,

    使得原本在斷路的MOS電晶

    體轉變成開啟的。

    ����故MOS電晶體可被視為一種固

    態開關。

    Vg> Vt >0

    43 半導體製程概論

    ���� 當Vg> Vt時,若底材接地VS=Vsub=0,且汲極在少量的逆向偏壓

    下運作,強反轉下N通道將在閘極下形成,當所施加的Vd不大時

    ,由汲極流向源極之汲極電流Id將與Vd呈正比關係;

    ���� 當汲極電壓增大時,反轉區的寬度會減小,減為零之處稱為夾

    止點,此時為飽和開始,則此時的Vd則稱為飽和汲極電壓VdSat ;

    ���� 若再繼續增加電壓(Vd>VdSat ),則夾止點會向源極移動,即通道

    長度會減小,造成夾斷(Pinched Off)的現象;但此時夾止點電壓

    仍保持在開始飽和時的電壓,故汲極電流仍保持定值IdSat輸出。

    n-MOS電性(2)

    44 半導體製程概論

    元件CMOS (Complementary MOS)

    ���� 由兩種相互補的NMOS 與PMOS 所構成的另一種

    半導體元件

    p-Si USG n-Si

    Balk Si

    Polysilicon

    STI

    n+ Source/Drain p+ Source/Drain Gate Oxide

    USG: undoped silicate glass

    STI: shallow trench insulator

    Dual-well CMOS

    45 半導體製程概論

    製造程序

    Photolithography

    Thin film growth

    Etching

    PR Stripping PR Stripping

    Implant

    RTA or Diffusion

    Test and Packaging

    Polish

    Wafer

    FRONT

    END

    BACK END

    46 半導體製程概論

    擴散區(Diffusion Bay)

    ���� The area where high temperature

    processing and film deposition

    are performed. Primary tools

    include:

    • High temperature diffusion

    furnaces to run processes as

    oxidation, diffusion, deposition,

    anneals, and alloy.

    • Wet cleaning tools to remove

    contamination and native oxide on

    the wafer surface before inserting

    into the furnace

    47 半導體製程概論

    擴散製程–濃度分佈與時間對濃度的影響

    48 半導體製程概論

    黃光區(Photolithography Bay)

    ���� The area is to photograph the image of a circuit pattern onto the

    photoresist that coats the wafer surface. Primary tools are

    • Coater/developer track– primes the wafer, coats it with photoresist, spin

    the wafer to smooth out the PR, bakes the wafer, and transfer the wafer

    to the alignment and exposure

    • Stepper – align the wafer to an array of die patterns etched on a chromecoated

    quartz reticle, exposes a small area of the wafer, then steps into

    the next field and repeats the process until the entire wafer has been

    exposed.

    49 半導體製程概論

    微影製程–正片顯影

    ���� 感光材料

    獲得的圖

    案與光罩

    相同

    50 半導體製程概論

    微影製程–負片顯影

    ���� 感光材料獲得的

    圖案與光罩呈互補

    ����因負光阻再顯影

    過程體積會泡脹,

    故較不適用於先進

    製程

    51 半導體製程概論

    蝕刻區(Etch Bay)

    ���� This process is to create a permanent pattern on the wafer in

    areas not protected by the photoresist pattern. Primary tools are

    plasma etcher.

    • Plasma etcher– is the tool that uses radio frequency (RF) energy to

    ionize gas molecules inside a vacuum chamber. These gases react with

    the top layer of material on the wafer. After the etch process, the plasma

    stripper uses ionized oxygen to remove the PR from the wafer.

    52 半導體製程概論

    等向性(Isotropic) vs.非等向性(Anisotropic)蝕刻

    53 半導體製程概論

    離子佈植區(Ion Implant)

    ���� The process is to add dopants such as arsenic (As), phosphorus

    (P), and boron (B), to the semiconductor substrate to change its

    conductivity. After implantation, the PR is stripped off and the

    wafer is cleaned. A rapid thermal annealing system is then used

    to repair the lattice damage to the substrate at high temperature.

    54 半導體製程概論

    離子植入製程–影響摻質濃度的參數

    ����(b):能量與劑量對製程的影響;

    (c,d,e): 熱處理對濃度的分佈影響

    ����濃度的分佈

    55 半導體製程概論

    薄膜區(Thin Films Bay)

    ���� The area is where dielectric or metal layers are deposited. The

    former uses plasma-enhanced chemical vapor deposition

    (PECVD) tool to form the dielectric thin film layer, while the

    latter uses physical vapor deposition (PVD) tool to deposit the

    metal layer such as Al-Cu alloy, Ti, and titanium nitride TiN.

    56 半導體製程概論

    薄膜沉積的機制–物理與化學機制

    •物理機制•化學機制

    57 半導體製程概論

    平坦化區(Planarization Bay)

    ���� The purpose of chemical mechanical planarization (CMP)

    process is to planarize the top surface of the wafer by lowering

    the high topography to be level with the lower surface areas of

    the wafer. Process include silicate glass CMP, tungsten CMP,

    and copper CMP. Primary tool is the polisher which uses

    chemical etching and mechanical abrading to remove the

    material. Other supporting tools include wafer scrubbers,

    cleaning station and metrology tools.

    58 半導體製程概論

    Clean

    Oxide

    Etch

    Poly Dep.

    P+ Ion

    Implant

    Field

    Oxidation

    Gate

    Oxidation

    Poly Etch

    Annealing

    p-Si

    p-Si

    poly

    poly

    p-Si

    p-Si n+ n+

    p-Si

    p-Si

    poly

    poly

    p-Si

    p-Si

    n-MOS 製程(1)[3]

    59 半導體製程概論

    PSG

    Etch

    Metal

    Etch

    PSG Dep.

    Metal

    Dep.

    Nitride

    Dep.

    PSG

    Reflow

    poly

    poly

    poly

    PSG

    PSG

    PSG

    Al·Si

    n+ n+

    poly

    poly

    poly

    PSG

    PSG

    PSG

    Al·Si

    Al·Si

    SiN

    p-Si

    p-Si

    p-Si

    p-Si

    p-Si

    p-Si

    n-MOS 製程(2)

    60 半導體製程概論

    參考文獻

    1. Quirk, M. and Serda, J., Semiconductor Manufacturing

    Technology, Prentice-Hall, Inc. (2001)

    2. 莊達人, VLSI 製造技術, 高立圖書公司,民國91年5版

    3. Xiao, H., Introduction to Semiconductor Manufacturing

    Technology, Prentice Hall, Inc. (2001)

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