moon 發問時間: 科學工程學 · 1 0 年前

積體電路 wire width ?

請問積體電路IC(Integrated Circuit)在以下各製程中interconnect的線寬(wire width)?線厚(wire thickness)?可容許最大線長(wire length)?線材料(material)?

1. 0.18 micro meter

2. 130nm

3. 90nm

4. 65nm

5. 45nm

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  • Lv 4
    1 0 年前
    最佳解答

    根據摩爾定律積體電路面積,每十八個月縮減一半(少50%), 也就是長寬,每十八個月縮減三成(少30%, 因為長寬為原來的0.7=>面積為原來的0.7x0.7=0.49~50%).

    所以積體電路在各製程中interconnect最重要的是 pitch, pitch定義為 線寬(wire width)加線距(wire spacing),

    Pitch=W S W:線寬(wire width) , S: 線距(wire spacing)

    其次重要的是是線厚(wire thickness) 跟可容許最大線長(wire length),因為interconnect負責電路信號的傳播速度, 因此電阻越低越好

    電阻 R=(p*A)/L p:電阻率,被導線材料決定

    A=W*T: 導線截面積決定,

    W:線寬(wire width), T:線厚(wire thickness)

    L=導線長(wire length)

    因此 p 越低越好, 0.18micro meter 用鋁銅(AlCu), 從130nm以下採用全銅(Cu)

    而且 A越大越好, 可是A=W*T, W要越來越小(摩爾定律).因此T:線厚要越大越好可惜在奈米製程中 T:線厚越大越難製造 因此實際上T:線厚也要微縮20%. 可以改進的是限制L=導線長(wire length)不要使用太長

    根據上述原理 目前 IBM 在以下各製程中interconnect採用的參數大概是:

    各製程 /材料 /W /S /T /L

    180nm / AlCu /0.24um /0.24um /0.5um /<1000um

    130nm / Cu /0.17um /0.17um /0.4um /<1000um

    90nm / Cu /0.12um /0.12um /0.3um /<500um

    65nm / Cu /0.09um /0.09um /0.25um /<400um

    45nm / Cu /0.07um / 0.07um / 0.20um /<300um

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