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我有一個verilog的問題寫不出來可以各為誰可以幫我解一

The 4-bit comparator can be iteratively built from the one bit comparator, Write a verilog module, com4.v, in which four instances of comp1 are " called" and connected to from the 4-bit comparator.

input [3:0] iP , iQ ;

output oPgrQ ;

output oPeqQ ;

// Add internal wires ( 我現在就是卡在這邊 不知道該怎麼寫><) 

 

// fill in your code within the parentheses

comp1 compl_3_i ( .iP(iP[3], . iQ(iQ[3],.iPgtQ(1'b0) ,. iPeqQ(1'b1), oPgtQ(PgtQ[3] ,.oPeqQ(PeqQ[3])) ;

comp1 compl_2_i ( 那這邊要怎麼填??)

comp1 compl_1_i. ( 那這邊要怎麼填 )

comp1 compl_0_i (那這邊要怎麼填)

endmodule

2 個解答

評分
  • Smith
    Lv 4
    9 年前
    最佳解答

    More detail?

    2012-01-17 21:11:05 補充:

    module compare (

    iP,

    iQ,

    O,

    EQ

    );

    input [3:0] iP;

    input [3:0] iQ;

    output [3:0] O;

    output EQ;

    assign O = ( iP >= iQ )? iP: iQ;

    assign EQ = ( iP == iQ );

    endmodule

  • 9 年前

    問題是: we want to design a 4 bit iterative comparattor that compares two 4 bit number s iP[3:0] and iQ[3:0]. The design selects the greater of the two numbers as output. It also set another output high each time iP[3:0]=iQ[3:0].

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